Texas Instruments Driver di clock a loop di blocco di fase CDCU2A877
Il driver di clock a loop di blocco di fase CDCU2A877 di Texas Instruments è un buffer a ritardo zero, a basso jitter e alte prestazioni. Distribuisce una coppia di ingressi di clock differenziale (CK, /CK) a 10 coppie differenziali di uscite di clock (Yn, /Yn) e una coppia differenziale di uscite di clock di feedback (FBOUT, /FBOUT). Le uscite di clock sono controllate dai clock di ingresso (CK, /CK), dai clock di feedback (FBIN, /FBIN), dai pin di controllo LVCMOS (OE, OS) e dall'ingresso di alimentazione analogica (AVDD). Quando OE è basso, le uscite di clock, ad eccezione di FBOUT, /FBOUT, sono disattivate mentre il PLL interno mantiene la sua frequenza bloccata. OS (selezione dell'uscita) è un pin di programma che deve essere collegato a GND o VDD. Quando OS è alto, OE funziona come descritto in precedenza. Quando OS e OE sono entrambi bassi, OE non influisce su Y7, /Y7, in quanto questi sono liberi. Quando AVDD è collegato a terra, il PLL viene spento e bypassato a scopo di test.
Quando entrambi gli ingressi di clock (CK, CK) sono bassi a livello logico, il dispositivo entra in una modalità a bassa potenza. Un circuito di rilevamento logico di ingresso sugli ingressi differenziali, indipendente dai buffer di ingresso, rileva il basso livello logico e funziona in uno stato a bassa potenza in cui tutte le uscite, il feedback e il PLL sono spenti. Quando gli ingressi di clock passano da segnali logici bassi a segnali differenziali, il PLL si riaccende. Gli ingressi e le uscite sono quindi abilitati e il loop di blocco di fase ottiene il blocco di fase tra la coppia di clock di feedback (FBIN, FBIN) e la coppia di ingresso di clock (CK, CK) entro il tempo di stabilizzazione specificato. Il CDCU2A877 di Texas Instruments può tracciare il clocking ad ampio spettro (SSC) per EMI ridotte. Questo dispositivo funziona da 0 °C a 70 °C.
Caratteristiche
- Driver di clock a loop a blocco di fase da 1,8 V/1,9 V per applicazioni di velocità di trasmissione dati doppia (DDR II)
- Compatibile con clock a spettro distribuito
- Frequenza di funzionamento da 125 MHz a 410 MHz
- Frequenza di applicazione da 160 MHz a 410 MHz
- Jitter basso ±40 ps (ciclo di ciclo)
- Sfasamento di uscita 35 ps
- Tempo di stabilizzazione < 6 µs
- Distribuisce un ingresso di clock differenziale a 10 uscite differenziali.
- Una versione ad alta velocità di CDCUA877
- mBGA a 52 sfere (MicroStar Junior™; BGA, passo 0,65 mm)
- I pin di feedback esterni (FBIN, FBIN) sono utilizzati per sincronizzare le uscite con i clock di ingresso
- Soddisfa o supera lo standard PLL delle specifiche CUA877/CUA878 per PC2-3200/4300/5300/6400
- Ingressi di sicurezza
Diagramma logico
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Il dispositivo è un buffer a ritardo nullo, a basso jitter e basso sfasamento ad alte prestazioni.