Texas Instruments Processore di segnale digitale a punto fisso TMS320VC5509
Il processore di segnale digitale a punto fisso (DSP) TMS320VC5509di Texas Instruments è basato sul nucleo del processore CPU di generazione DSP TMS320C55x. L'architettura DSP TMS320C55x di Texas Instruments raggiunge prestazioni elevate e bassa potenza attraverso un maggiore parallelismo e un'attenzione totale alla riduzione della dissipazione di potenza. La CPU supporta una struttura bus interna che include un bus di programma, tre bus di lettura dati, due bus di scrittura dati e bus aggiuntivi dedicati all'attività periferica e all'attività DMA. Questi bus offrono la capacità di eseguire fino a tre letture di dati e due scritture di dati in un unico ciclo. In parallelo, il controller DMA può eseguire fino a due trasferimenti di dati per ciclo indipendentemente dall'attività della CPU.La CPU TMS320C55x dispone di due unità di moltiplicazione-accumulazione (MAC), ciascuna in grado di eseguire moltiplicazioni a 17 bit x 17 bit in un singolo ciclo. Un'Unità aritmetica/logica (ALU) a 40 bit centrale è supportata da un'ulteriore unità ALU a 16 bit. L'uso dell'ALU è sotto il controllo del set di istruzioni, fornendo la capacità di ottimizzare l'attività parallela e il consumo di energia. Queste risorse sono gestite nell'unità di indirizzo (AU) e nell'unità di dati (DU) della CPU TMS320C55x. La generazione DSP TMS320C55x supporta un set di istruzioni a larghezza di byte variabile per una migliore densità di codice. L'unità di istruzioni (IU) esegue il recupero del programma a 32 bit dalla memoria interna o esterna e segue le istruzioni per l'unità di programma (PU). L'unità del programma decodifica le istruzioni, dirige le attività alle risorse AU e DU e gestisce la pipeline completamente protetta. La capacità di ramificazione predittiva evita i lavaggi delle condutture durante l'esecuzione delle istruzioni condizionali. Le funzioni di ingresso e uscita generiche e l'A/D a 10 bit forniscono pin sufficienti per lo stato, le interruzioni e i bit di I/O per LCD, tastiere e interfacce multimediali. L'interfaccia parallela opera in due modalità, sia come slave a un microcontroller che utilizza la porta HPI sia come interfaccia multimediale parallela che utilizza l'EMIF asincrono. I supporti seriali sono supportati attraverso tre McBSPs.
Il set di periferiche TMS320C5509 include un'interfaccia di memoria esterna (EMIF) che fornisce accesso senza colla a memorie asincrone come EPROM e SRAM, nonché a memorie ad alta velocità e alta densità come la DRAM sincrona. Le periferiche aggiuntive includono bus seriale universale (USB), clock in tempo reale, temporizzatore di supervisione e interfaccia I2C multi-master e slave. Tre porte seriali (McBSPs) con buffer multicanale full-duplex forniscono un'interfaccia senza colla a una varietà di dispositivi seriali standard del settore e comunicazione multicanale con un massimo di 128 canali abilitati separatamente. L'interfaccia a porta host migliorata (HPI) è un'interfaccia parallela a 16 bit utilizzata per fornire l'accesso del processore host a 32 k di byte di memoria interna sul TMS320C5509. L'HPI può essere configurato in modalità multiplexata o non multiplexata, per fornire un'interfaccia senza colla a vari processori host. Il controller DMA fornisce il movimento dei dati per sei contesti di canale indipendenti senza l'intervento della CPU, fornendo la resa DMA fino a due parole a 16 bit per ciclo. Sono inclusi anche due temporizzatori generici fino a otto pin I/O generici dedicati (GPIO) e la generazione di clock analogico ad anello ad aggancio di fase (DPLL).
Caratteristiche
- Processore di segnale digitale TMS320C55™ a punto fisso, a bassa potenza e alte prestazioni
- Tempo del ciclo di istruzione: 9,26, 6,95, 5 ns
- Velocità di clock: 108, 144, 200 MHz
- Una o due istruzioni eseguite per ciclo
- Moltiplicatori doppi [fino a 400 milioni di accumuli multipli al secondo (MMAC)]
- Due unità aritmetiche/logiche (ALU)
- Tre bus interni di lettura dati/operazionali e due bus interni di scrittura dati/operazionali
- RAM su chip a 128 K × 16 bit, composta da
- 64 Kbyte di RAM a doppio accesso (DARAM) 8 blocchi di 4 K × 16 bit
- 192 Kbyte di RAM ad accesso singolo (SARAM) 24 blocchi di 4 K × 16 bit
- 64 Kbyte di ROM su chip a stato di attesa (32K × 16 bit)
- Spazio di memoria esterno indirizzabile massimo di 8 m × 16 bit (DRAM sincrono)
- Memoria bus parallela esterna a 16 bit che supporta entrambi
- Interfaccia di memoria esterna (EMIF) con funzionalità GPIO e interfaccia glueless per
- RAM statica asincrona (SRAM)
- EPROM asincrono
- DRAM sincrono (SDRAM)
- Interfaccia host migliorata parallela (EHPI) a 16 bit con funzionalità GPIO
- Interfaccia di memoria esterna (EMIF) con funzionalità GPIO e interfaccia glueless per
- Controllo programmabile a bassa potenza di sei domini funzionali del dispositivo
- Logica di emulazione basata su scansione su chip
- Periferiche su chip
- Due timer a 20 bit
- Timer watchdog
- Controller di accesso diretto alla memoria (DMA) a sei canali
- Tre porte seriali che supportano una combinazione di:
- Fino a 3 porte seriali con buffer multicanale (McBSP)
- Fino a 2 interfacce per schede digitali multimediali/sicure
- Generatore di clock ad anello ad aggancio di fase programmabile
- Sette (LQFP) o otto (BGA) pin I/O per uso generico (GPIO) e un pin di uscita per uso generico (XF)
- Porta slave USB a piena velocità (12 Mbps) che supporta i trasferimenti bulk, interrupt e isochronous
- Interfaccia multi-master e slave del circuito Inter-integrato l2C
- Clock in tempo reale (RTC) con ingresso a cristalli, dominio di clock separato, alimentazione separata
- Approssimazioni successive A/D a 4 canali (BGA) o 2 canali (LQFP) a 10 bit
- Logica di scansione dei confini (JTAG) Std 1149.1 IEEE
- Package
- Flat Pack quadruplo a basso profilo (LQFP) a 144 terminali (suffisso PGE)
- MicroStar BGA™ (Ball Grid Array) a 179 terminali (suffissi GHH e ZHH)
- MicroStar BGA™ (Ball Grid Array) senza piombo a 179 terminali (suffisso ZHH)
- Nucleo da 1,2 V (108 MHz), da 2,7 V a 3,6 V I/O
- Nucleo da 1,35 V (144 MHz), da 2,7 V a 3,6 V I/O
- Nucleo da 1,6 V (200 MHz), da 2,7 V a 3,6 V I/O
Diagramma a blocchi funzionale
