Texas Instruments Sincronizzatore di rete ed eliminatore di jitter LMK5B33216
Il sincronizzatore di rete ed eliminatore di jitter LMK5B33216 di Texas Instruments è progettato per soddisfare i rigorosi requisiti delle applicazioni di rete basate su Ethernet con precisione di temporizzazione < 5 ns (classe D). Il sincronizzatore di rete integra tre DPLL per fornire una commutazione hitless. Dispone inoltre di attenuazione del jitter, larghezza di banda del circuito programmabile e nessun filtro di circuito esterno. Questa funzione massimizza la flessibilità e la facilità d'uso. Ogni fase DPLL blocca un APLL accoppiato a un ingresso di riferimento. L'APLL3 è dotato di un PLL ad altissime prestazioni con tecnologia BAW (Bulk Acoustic Wave) proprietaria di TI. Può generare clock di uscita da 312,5 MHz con jitter RMS massimo di 42 fs tipico/60 fs massimo, indipendentemente dalla frequenza di ingresso di riferimento DPLL e dalle caratteristiche del jitter. APLL2 e APLL1 forniscono opzioni per un secondo o terzo dominio di frequenza e/o sincronizzazione.
I circuiti di convalida di riferimento monitorano i clock di riferimento DPLL ed eseguono un interruttore hitless quando rilevano un evento di commutazione. È possibile abilitare un ritardo pari a zero e un accumulo di fase per controllare la relazione di fase dall'ingresso all'uscita. Il dispositivo è completamente programmabile tramite un'interfaccia I2C o SPI. La EEPROM integrata può essere utilizzata per personalizzare i clock di avvio del sistema. Il LMK5B33216 di Texas Instruments dispone anche di profili ROM predefiniti come opzioni di riserva.
Caratteristiche
- Clock Ethernet basati su VCO BAW jitter ultrabasso
- Jitter RMS 42 fs tipico/60 fs massimo a 312,5 MHz
- Jitter RMS 47 fs tipico/65 fs massimo a 156,25 MHz
- Tre circuiti a blocco di fase digitali (DPLL) ad alte prestazioni con circuiti accoppiati a blocco di fase analogici (APLL)
- Larghezza di banda del circuito DPLL programmabile da 1 mHz a 4 kHz
- Dimensioni del passo di regolazione frequenza DCO <1 ppt
- Due ingressi DPLL differenziali o a terminazione singola
- Frequenza di ingresso da 1 Hz (1PPS) a 800 MHz
- Mantenimento digitale e commutazione hitless
- 16 uscite differenziali con formati di uscita HSDS/LVPECL, LVDS e HSCL programmabili
- Fino a 20 uscite di frequenza totali in caso di configurazione con 6 uscite di frequenza LVCMOS
- Frequenza di uscita da 1 Hz (1 PPS) a 1250 MHz con oscillazione programmabile e modalità comune
- Conforme a PCIe da Gen 1 a 6
- Interfaccia SPI 3 fili/4 fili o I2C
Applicazioni
- Rete cablata
- Interconnessione Inter/Intra CC
- Scheda di temporizzazione
- Scheda linea
- Scheda fissa (pizza box)
- SyncE (G.8262), SONET/SDH (Stratum 3/3E, G.813, GR-1244, GR-253), clock secondario IEEE 1588 PTP
- Eliminazione jitter, attenuazione deviazione e generazione di clock di riferimento per SerDes 56G/112G PAM-4
- Interruttore per data center 100G-800G, router core, router edge, WLAN
- Data center ed elaborazione aziendale
- Scheda interfaccia di rete (NIC) smart
- Reti di trasporto ottico (OTN G.709)
- Accesso alla linea fissa a banda larga
- Industriale
- Apparecchiature per test e misurazioni
- Diagnostica per immagini
Modulo di valutazione correlato
Texas Instruments Modulo di valutazione LMK5B33216EVM
Valuta il generatore e sincronizzatore dell'orologio di rete LMK5B33216.
Schema a blocchi di sistema
Pubblicato: 2022-09-06
| Aggiornato: 2024-01-08