Renesas Electronics Sincronizzatore di sistema IEEE 15888 8A34004
Il sincronizzatore di sistema IEEE 15888 8A34004 di Renesas Electronics è un'unità di gestione della sincronizzazione (SMU) per la sincronizzazione di apparecchiature basate su pacchetti e strati fisici. Parte della famiglia di dispositivi di temporizzazione multi-canale ClockMatrix™di Renesas, l'8A34004 fornisce strumenti per gestire riferimenti di temporizzazione, sorgenti di clock e percorsi di temporizzazione per clock basati su IEEE 1588 ed Ethernet sincrono (SyncE). I canali PLL possono agire in modo indipendente come sintetizzatori di frequenza, attenuatori di jitter, oscillatori a controllo digitale (DCO) o circuiti di blocco di fase digitale (DPLL).
L'8A34004 supporta più percorsi di temporizzazione indipendenti, ognuno dei quali può essere configurato come DPLL o DCO. Lo sfasamento input-to-input, input-to-output e output-to-output può essere gestito con precisione. Il dispositivo emette clock a jitter basso che possono sincronizzare direttamente interfacce quali 100GBASE-R, 40GBASE-R, 10GBASE-R, 10GBASE-W e interfacce Ethernet a velocità inferiore, oltre a interfacce SONET/SDH e PDH e TSU (Time Stamp Unit) IEEE 1588.
L'APLL del sistema interno deve essere fornito con un clock di riferimento a basso rumore di fase con una frequenza compresa tra 25 MHz e 54 MHz. L'uscita dell'APLL di sistema è utilizzata per la sintesi del clock da tutti i divisori di uscita frazionari (FOD) nel dispositivo. Il riferimento APLL del sistema può provenire da un oscillatore a cristalli esterno collegato al pin OSCI o da un oscillatore interno che utilizza un cristallo collegato tra i pin OSCI e OSCO.
Le SMU 8A34004 di Renesas Electronics sono offerte in un package VFQFPN (Very Fine-Pitch Quad Flat Pack No-Lead)) da 7 mm x 7 mm con un pad esposto per prestazioni termiche migliorate.
Caratteristiche
- Due canali di temporizzazione indipendenti
- Ognuno può fungere da sintetizzatore di frequenza, attenuatore di jitter, oscillatore controllato digitalmente (DCO) o circuito di blocco di fase digitale (DPLL)
- I DPLL generano clock conformi per le telecomunicazioni
- Conforme a ITU-T 8262 per Ethernet sincrono
- Conforme ai requisiti SONET/SDH e PDH precedenti
- I filtri a circuito digitale (DLF) DPLL sono programmabili con frequenze di cut-off da 12 µhz a 22 kHz
- I canali DPLL/DCO condividono le informazioni sulla frequenza utilizzando il bus combinato per semplificare la conformità a ITU-T 8273.2
- La commutazione tra le modalità DPLL e DCO è fluida e dinamica
- Commutazione di riferimento automatica tra le modalità DCO e DPLL per semplificare il supporto di un'interfaccia di ingresso di fase/tempo esterna in un T-BC
- Genera frequenze di uscita indipendenti dalle frequenze di ingresso tramite un divisore di uscita frazionario (FOD)
- Ciascun FOD supporta la sintonizzazione della fase di uscita con risoluzione 1 ps
- 4 uscite differenziali/8 LVCMOS
- Frequenze da 5 Hz a 1 GHz (250 MHz per LVCMOS)
- Jitter inferiore a 150 fs RMS (da 10 kHz a 20 MHz)
- Modalità di uscita LVCMOS, LVDS, LVPECL, HCSL, CML, SSTL e HSTL supportate
- L'oscillazione di uscita differenziale è selezionabile: 400 mV/650 mV/800 mV/910 mV
- Tensioni di uscita indipendenti di 3 V, 2,5 V o 1,8 V
- LVCMOS supporta inoltre 5 V o 1,2 V
- La fase di clock di ciascuna uscita è programmabile individualmente in incrementi da 1 ns a 2 ns con un intervallo totale di ±180°
- 4 ingressi clock a terminazione singola/2 differenziali
- Supporta frequenze da 5 Hz a 1 GHz
- Qualsiasi ingresso può essere mappato su uno o tutti i canali di temporizzazione
- Frequenza ingressi ridondanti indipendente gli uni dagli altri
- Qualsiasi ingresso può essere designato come impulso di frame/sync esterno di EPPS (anche impulso al secondo), 1 pps (impulso al secondo), 5 pps, 10 pps, 50 Hz, 100 Hz, 1 kHz, 2 kHz, 4 kHz e 8 kHz associato a un ingresso clock di riferimento selezionabile
- Sfasamento di fase programmabile per ingresso fino a ±1,638 ms in incrementi di 1 ps
- I monitor di riferimento qualificano/escludono i riferimenti in base a LOS, attività, monitoraggio della frequenza e/o pin di ingresso LOS
- La perdita di pin di ingresso del segnale (LOS) (tramite GPIO) può essere assegnata a qualsiasi riferimento di clock di ingresso
- Le macchine a stato di riferimento automatico selezionano il riferimento attivo per ogni DPLL in base ai monitor di riferimento, alle tabelle di priorità, alla modalità revertive/non revertive e ad altre impostazioni programmabili
- L'APLL di sistema opera da cristalli di modalità fondamentale: da 25 MHz a 54 MHz o da un oscillatore di cristallo
- Il DPLL di sistema accetta un XO, TCXO o OCXO che opera praticamente a qualsiasi frequenza da 1 MHz a 150 MHz
- I DPLL possono essere configurati come DCO per sintetizzare i clock del Precision Time Protocol (PTP)/IEEE 1588
- I DCO generano clock basati su PTP con risoluzione di frequenza inferiore a 11 × 10-16
- I rilevatori di fase DPLL possono essere utilizzati come convertitori tempo-digitale (TDC) con precisione inferiore a 1 ps
- Supporta porte per processori seriali SPI da 1 MHz I2C o 50 MHz
- Il dispositivo può configurarsi automaticamente dopo il reset tramite:
- Memoria interna programmabile una sola volta definibile dal cliente con un massimo di 16 configurazioni diverse
- EPROM I2C esterna standard tramite porta master I2C separata
- 1 scansione delimitatore JTAG
- Intervallo delle temperature di funzionamento: da -40 °C a +85 °C
- Package VFQFPN48 7 mm x 7 mm
Applicazioni
- Router e switch IP core e di accesso
- Apparecchiature Ethernet sincrone
- Telecom Boundary Clock (T-BC) e Telecom Time Slave Clock (T-TSC) (T-TSC) secondo ITU-T 8273.2
- Interfacce Ethernet 10 Gb, 40 Gb e 100 Gb
- Sorgente e distribuzione di temporizzazione dell'ufficio centrale
- Infrastruttura wireless per apparecchiature di rete 5G e 5G
Prodotti correlati
Renesas Electronics 9FGL PCI Express (PCIe) Clock Generators
The heart of PCIe timing and the gating factor in system performance and reliability.
Diagramma a blocchi
Profilo del package
