Texas Instruments Processori di segnali digitali a punto fisso TMS320VC5416
I processori di segnale digitale (DSP) a virgola fissa di Texas Instruments TMS320VC5416 si basano su un'architettura Harvard modificata avanzata, con un bus di memoria di programma e tre bus di memoria di dati. Questo processore fornisce un'Unità logica aritmetica (ALU) con un alto grado di parallelismo, logica hardware specifica per l'applicazione, memoria su chip e periferiche su chip aggiuntive. Un set di istruzioni altamente specializzato è alla base della flessibilità operativa e della velocità del TMS320VC5416 di Texas Instruments.
Spazi di programmazione e dati separati consentono l'accesso simultaneo a istruzioni e dati di programma, fornendo un elevato grado di parallelismo. È possibile eseguire due operazioni di lettura e una di scrittura in un singolo ciclo. Le istruzioni con un punto vendita parallelo e le istruzioni specifiche per l'applicazione possono utilizzare appieno questa architettura. Inoltre, i dati possono essere trasferiti tra i dati e gli spazi del programma. Questo parallelismo supporta un potente set di operazioni aritmetiche, logiche e di manipolazione dei bit che possono essere tutte eseguite in un singolo ciclo di macchina. Il dispositivo include anche i meccanismi di controllo per la gestione di interruzioni, operazioni ripetute e chiamate di funzioni.
Caratteristiche
- Architettura multibus avanzata con tre bus di memoria dati a 16 bit separati e un bus di memoria di programma.
- Unità logica aritmetica (ALU) a 40 bit che include un traslatore di fusto a 40 bit e due accumulatori a 40 bit indipendenti
- Moltiplicatore parallelo a 17× 17 bit accoppiato a un adder dedicato a 40 bit per il funzionamento a ciclo singolo non pipeline di moltiplicazione/accumulo (MAC)
- Unità CSSU (Compare, Select, and Store Unit) per la selezione add/compare dell'operatore Viterbi
- Encoder esponente per calcolare un valore esponente di un valore accumulatore a 40 bit in un singolo ciclo
- Due generatori di indirizzi con otto registri ausiliari e due unità aritmetiche di registro ausiliarie (ARAU)
- Bus dati con funzione di supporto bus
- Modalità di indirizzamento esteso per spazio di programmazione esterno indirizzabile massimo di 8 m×16 bit
- RAM su chip a 128 K×16 bit composta da
- Otto blocchi di RAM dati/programma ad accesso doppio da 8 K × 16 bit su chip
- Otto blocchi di RAM di programma ad accesso singolo da 8 K×16 bit su chip
- ROM su chip a 16 K×16 bit configurata per la memoria di programma
- Interfaccia parallela esterna migliorata (XIO2)
- Ripetizione istruzioni singola e ripetizione blocco delle operazioni per codice di programma
- Istruzioni di blocco-spostamento della memoria per una migliore gestione del programma e dei dati
- Istruzioni con un operatore di parole a 32 bit
- Istruzioni con lettura a due o tre operandi
- Istruzioni aritmetiche con conservazione parallela e carico parallelo
- Istruzioni del negozio condizionale
- Ritorno rapido da interrupt
- Periferiche su chip
- Generatore di stato di attesa programmabile in software e commutazione di banca programmabile
- Generatore di clock PLL (circuito ad aggancio di fase) programmabile su chip con una sorgente di clock esterna
- Un temporizzatore a 16 bit
- Controller di accesso diretto alla memoria (DMA) a sei canali
- Tre porte seriali con buffer multicanale (McBSP)
- Interfaccia a porta host parallela migliorata a 8/16 bit (HPI8/16)
- Controllo del consumo energetico con istruzioni IDLE1, IDLE2 e IDLE3 con modalità di spegnimento
- CLKOUT off control per disabilitare CLKOUT
- Logica di emulazione basata su scansione su chip, logica di scansione dei confini IEEE Std 1149.1 (JTAG)
- Matrice di griglia a sfera a 144 pin (BGA) (suffisso GGU)
- FlatPack quadruplo a basso profilo a 144 pin (LQFP) (suffisso PGE)
- Tempo di esecuzione dell'istruzione a punto fisso a ciclo singolo: 6,25 ns (160 MIPS)
- Tempo di esecuzione dell'istruzione a punto fisso a ciclo singolo: 8,33 ns (120 MIPS)
- Tensione di alimentazione I/O: 3,3 V (160 e 120 MIPS)
- Tensione di alimentazione del nucleo: 1,6 V (160 MIPS)
- Tensione di alimentazione del nucleo: 1,5 V (120 MIPS)
Diagramma a blocchi funzionale
Pubblicato: 2020-07-15
| Aggiornato: 2024-07-03