Texas Instruments Buffer di registro configurabile a 25 bit SN74SSTUB32864
Il buffer di registro configurabile a 25 bit SN74SSTUB32864 di Texas Instruments è progettato per funzionare con 1,7 V fino a 1,9 VCC. Nella configurazione di piedinatura 1:1, è necessario un solo dispositivo per DIMM per pilotare carichi da nove SDRAM. Nella configurazione di piedinatura 1:2, sono necessari due dispositivi per DIMM per pilotare carichi da 18 SDRAM. Tutti gli ingressi sono SSTL_18, tranne gli ingressi reset (RESET) e control (Cn), che sono LVCMOS. Tutte le uscite sono circuiti controllati sul fronte ottimizzati per carichi DIMM non terminati che soddisfano le specifiche SSTL_18.
Il dispositivo SN74SSTUB32864 di Texas Instruments opera da un clock differenziale (CLK e CLK). I dati vengono registrati al passaggio tra il CLK in salita e il CLK in discesa. L'ingresso C0 controlla la configurazione di piedinatura della piedinatura 1:2 dalla configurazione del registro A (quando è basso) per registrare la configurazione del registro B (quando è alto). L'ingresso C1 controlla la configurazione di piedinatura da 25 bit 1:1 (quando è basso) a 14 bit 1:2 (quando è alto). C0 e C1 non devono essere commutati durante il normale funzionamento. I comandi devono essere cablati a un livello basso o alto valido per configurare il registro nella modalità desiderata. Nella configurazione di piedinatura 1:1 a 25 bit, i terminali A6, D6 e H6 vengono portati verso il basso e costituiscono dei pin do-not-use (DNU).
Nell'applicazione RDIMM DDR2, il RESET è completamente asincrono a CLK e CLK. Pertanto, non è possibile garantire un rapporto di temporizzazione tra i due. Con l'inserimento del ripristino, il registro viene cancellato e i dati in uscita vengono portati rapidamente verso il basso in rapporto al tempo necessario per disabilitare i ricevitori di ingresso differenziali. Tuttavia, nell'uscita dal ripristino, il registro viene attivato rapidamente in rapporto al tempo necessario per abilitare i ricevitori di ingresso differenziali. Finché gli ingressi sono in basso e il clock è stabile durante il tempo che va dalla transizione da basso ad alto del RESET fino alla completa attivazione dei ricevitori di ingresso, il design del SN74SSTUB32864 fa sì che le uscite rimangano in basso, garantendo così l'assenza di errori nei dati in uscita.
Caratteristiche
- Membro della famiglia di prodotti Widebus+ ™ di Texas Instruments
- La piedinatura ottimizza il layout PCB DIMM DDR2
- Configurabile come buffer registrato 1:1 a 25 bit o 1:2 a 14 bit
- Gli ingressi chip-select impediscono che le uscite di dati cambino stato e riducono al minimo il consumo energetico del sistema
- I circuiti di controllo sul fronte di uscita riducono al minimo il rumore di commutazione in una linea non terminata
- Supporta ingressi di dati SSTL_18
- Ingressi clock differenziale (CLK e CLK)
- Supporta i livelli di commutazione LVCMOS sugli ingressi di controllo e RESET
- Supporta un intervallo di temperatura industriale (da -40 °C a +85 °C)
- L'ingresso RESET disabilita i ricevitori di ingresso differenziali, ripristina tutti i registri e forza tutte le uscite a valle