Texas Instruments Buffer registrato configurabile SN74SSTU32864
Il buffer registrato configurabile SN74SSTU32864 di Texas Instruments è un buffer registrato configurabile a 25 bit 1:1 o a 14 bit 1:2 progettato per il funzionamento da 1,7 V a 1,9 V VCC. Nella configurazione di piedinatura 1:1, è necessario un solo dispositivo per DIMM per pilotare carichi da nove SDRAM. Nella configurazione di piedinatura 1:2, sono necessari due dispositivi per DIMM per azionare carichi da 18 SDRAM. Tutti gli ingressi sono SSTL_18, eccetto gli ingressi reset LVCMOS (RESET) e controllo LVCMOS (Cn). Tutte le uscite sono circuiti controllati sul fronte ottimizzati per carichi DIMM non terminati che soddisfano le specifiche SSTL_18. SN74SSTU32864 di Texas Instruments opera da un clock differenziale (CLK e CLK\). I dati vengono registrati al passaggio tra il CLK in salita e il CLK\ in discesa.
L'ingresso C0 controlla la configurazione di piedinatura della piedinatura 1:2 dalla configurazione del registro A (quando è basso) per registrare la configurazione del registro B (quando è alto). L'ingresso C1 controlla la configurazione di piedinatura da 25 bit 1:1 (quando è basso) a 14 bit 1:2 (quando è alto). C0 e C1 non devono essere commutati durante il normale funzionamento. Devono essere cablati a un livello basso o alto valido per configurare il registro nella modalità desiderata. Nella configurazione di piedinatura a 25 bit 1:1, i terminali A6, D6 e H6 vengono portati verso il basso e non devono essere utilizzati.
Il dispositivo supporta il funzionamento in standby a bassa potenza. Quando RESET\ è basso, i ricevitori di ingresso differenziale sono disabilitati e sono consentiti ingressi di dati, clock e tensione di riferimento (VREF) non pilotati (flottanti). Inoltre, quando RESET\ è basso, tutti i registri vengono resettati e tutte le uscite vengono forzate basse. Gli ingressi LVCMOS RESET\ e Cn devono sempre essere mantenuti a un livello logico alto o basso valido. I due pin VREF (A3 e T3) sono collegati internamente da circa 150. Tuttavia, è necessario collegare solo uno dei due pin VREF all'alimentazione VREF esterna. Un pin VREF non utilizzato deve terminare con un condensatore di accoppiamento VREF.
Il dispositivo supporta anche il funzionamento attivo a bassa potenza monitorando entrambi gli ingressi di selezione del chip di sistema (DCS\ e CSR\) ed esclude le uscite Qn dal cambiamento di stato quando entrambi gli ingressi DCS\ e CSR\ sono alti. Se l'ingresso DCS\ o CSR\ è basso, le uscite Qn funzionano normalmente. L'ingresso RESET\ ha la priorità sul controllo DCS\ e CSR\ e forza l'uscita bassa. Se la funzionalità di controllo DCS\ non è desiderata, l'ingresso CSR\ può essere cablato a terra, nel qual caso il tempo di configurazione richiesto per DCS\ è lo stesso degli altri ingressi dati D. Per garantire uscite definite dal registro prima che venga fornito un clock stabile, RESET\ deve essere mantenuto nello stato basso durante l'accensione.
Caratteristiche
- Membro della famiglia di prodotti Widebus+ ™ di Texas Instruments
- La piedinatura ottimizza il layout PCB DIMM DDR-II
- Configurabile come buffer registrato 1:1 a 25 bit o 1:2 a 14 bit
- Gli ingressi chip-select impediscono che le uscite di dati cambino stato e riducono al minimo il consumo energetico del sistema
- I circuiti di controllo sul fronte di uscita riducono al minimo il rumore di commutazione in una linea non terminata
- Supporta ingressi di dati SSTL_18
- Ingressi clock differenziali (CLK e CLK\)
- Supporta i livelli di commutazione LVCMOS sugli ingressi di controllo e RESET\
- L'ingresso RESET\ disabilita i ricevitori di ingresso differenziali, ripristina tutti i registri e forza tutte le uscite a livello basso
- Le prestazioni a protezione latch-up superano 100 mA per JESD 78, Classe II
- La protezione ESD supera JESD 22
- Modello corpo umano da 5000 V (A114-A)
- Modello macchina da 200 V (A115-A)
- Modello dispositivo caricato a 1000 V (C101)