Texas Instruments Buffer/moltiplicatore/divisore JESD LMX1205
Il buffer Texas Instruments LMX1205 JESD/Moltiplicatore/Divisore ha un input ad alta capacità di frequenza, estremamente basso jitter e clock programmabile e un ritardo in uscita. Queste caratteristiche rendono questo dispositivo un ottimo approccio per il clock di convertitori di dati ad alta frequenza e alta precisione, senza degradazione del rapporto segnale/rumore. Ognuna delle quattro uscite di clock ad alta frequenza e delle uscite LOGICLK aggiuntive con una portata del divisore più ampia è abbinata a un segnale di clock di uscita SYSREF. Il segnale SYSREF per le interfacce JESD204B/C può essere trasmesso o generato internamente come input e ri-clockato ai clock del dispositivo. La regolazione del ritardo silenzioso nel percorso di ingresso dell'ingresso di clock ad alta frequenza e nei percorsi di uscita di clock individuali garantisce clock a basso sfasamento in un sistema multicanale. Per l'applicazione di clock del convertitore di dati, è essenziale che il jitter del clock sia inferiore al jitter di apertura del convertitore di dati. Nelle applicazioni in cui è necessario clockare più di quattro convertitori di dati, è possibile sviluppare varie architetture a cascata utilizzando più dispositivi per distribuire tutti i segnali SYSREF e gli orologi ad alta frequenza richiesti. Il Texas Instruments LMX1205 è una scelta esemplare per i dati di clock convertitori quando combinato con un riferimento a rumore ultra-basso clock sorgente, soprattutto quando il campionamento è superiore 3 GHz.Caratteristiche
- Frequenza di uscita da 300 MHz a 12,8 GHz
- Ritardo di ingresso regolabile e silenzioso fino a 60 ps con risoluzione di 1,1 ps
- Ritardi di uscita regolabili individualmente fino a 55 ps con risoluzione di 0,9 ps
- Quattro clock ad alta frequenza con relative uscite SYSREF
- Divisione condivisa per 1 (Bypass), 2, 3, 4, 5, 6, 7 e 8
- Moltiplicatore programmabile condiviso x2, x3, x4, x5, x6, x7 e x8
- Uscita LOGICLK con corrispondente uscita SYSREF
- Su una banca di divisori separata
- Pre-divisore 1, 2, 4
- 1 (bypass), 2, …, 1023 post divisore
- Seconda opzione di clock logico con divisori aggiuntivi 1, 2, 4 e 8
- Rumore ultrabasso
- Livello di rumore: –159dBc/Hz all'uscita 6 GHz
- Jitter additivo (da CC a fCLK): 36fs
- Jitter additivo (da 100 Hz a 100 MHz): 10 fs
- Sei livelli di potenza di uscita programmabile
- Uscite di clock SYSREF sincronizzate
- Regolazioni del passo di ritardo di 508 con meno di 2,5 ps a 12,8 GHz
- Modalità di generatore, ripetitore e ritardo del ripetitore
- Funzionalità di windowing per i pin SYSREFREQ per ottimizzare la temporizzazione
- Funzionalità SYNC per tutti i divisori e dispositivi multipli
- Tensione di funzionamento 2,5 V
- Temperatura di funzionamento da -40ºC a +85ºC
Applicazioni
- Prova e misurazione
- Oscilloscopio
- Tester di apparecchiature wireless
- Digitalizzatori a banda larga
- Uso generico
- Clocking del convertitore di dati
- Distribuzione/divisione del buffer di clock
- Settore aerospaziale e difesa
- Radar
- Elettronica militare
- Front-end cercatore
- Munizioni
- Antenna a matrice di fase/formazione del fascio
Diagramma a blocchi
Pubblicato: 2025-03-06
| Aggiornato: 2025-03-28
