Texas Instruments Sincronizzatore di rete LMK5C33414AS1
Il sincronizzatore di rete LMK5C33414AS1 di Texas Instruments è un sincronizzatore di rete ed eliminatore di jitter progettato per soddisfare i rigorosi requisiti delle applicazioni di infrastrutture e comunicazioni wireless. LMK5C33414AS1 è un dispositivo in dotazione con supporto software per la sincronizzazione PTP IEEE-1588 con una sorgente di clock di riferimento primaria. Il sincronizzatore di rete integra tre DPLL per fornire attenuazione del jitter e commutazione senza intoppi con larghezza di banda del circuito programmabile e nessun filtro del circuito esterno. Questa funzione massimizza la facilità d’uso e la flessibilità. Ogni fase DPLL blocca un APLL accoppiato a un ingresso di riferimento.
APLL3 presenta un PLL ad altissime prestazioni con la tecnologia BAW (Bulk Acoustic Wave) proprietaria di TI. Può generare clock di uscita 491,52 MHz con jitter RMS massimo di 42 fs tipico/60 fs, indipendentemente dalla frequenza di ingresso di riferimento DPLL e dalle caratteristiche di jitter. APLL2 e APLL1 offrono opzioni per il dominio di sincronizzazione e/o una seconda o terza frequenza.
Il circuito di convalida di riferimento esegue un interruttore senza intoppi e monitora i clock di riferimento DPLL tra di loro al rilevamento di un evento di commutazione. La modalità a ritardo Zero (ZDM) e la cancellazione di fase possono essere abilitate per controllare il rapporto di fase dall’ingresso all’uscita. Il dispositivo è completamente programmabile tramite un’interfaccia I2C o SPI. La EEPROM integrata può essere utilizzata per personalizzare i clock di avvio del sistema. Il dispositivo presenta profili ROM predefiniti in fabbrica come opzioni di fallback.
Caratteristiche
- Clock wireless basati su VCO BAW a jitter ultrabasso
- Jitter RMS tipico 42 fs/massimo 60 fs a 491,52 MHz
- Jitter RMS tipico 47 fs/massimo 65 fs a 245,76 MHz
- Tre anelli ad aggancio di fase digitale (DPLL) ad alte prestazioni con anelli ad aggancio di fase analogico (APLL) accoppiati
- Larghezza di banda del circuito DPLL programmabile da 1 mHz a 4 kHz
- < 1 ppt di dimensione del passo di regolazione della frequenza DCO
- Quattro ingressi DPLL differenziali o single-ended
- Frequenza di ingresso da 1 Hz (1 pps) a 800 MHz
- Mantenimento digitale e commutazione hitless
- 14 uscite differenziali con formati di uscita HSDS/LVPECL, LVDS e HSCL programmabili
- Fino a 18 uscite di frequenza totali se configurate con sei uscite di frequenza LVCMOS su OUT0_P/N, OUT1_P/N, GPIO1 e GPIO2 e 12 uscite differenziali
- Frequenza di uscita da 1 Hz (1 PPS) a 1.250 MHz con oscillazione programmabile e modalità comune
- Conforme a PCIe da Gen 1 a 6
- Interfaccia I2C, SPI a 3 fili o SPI a 4 fili
- Temperatura ambiente di funzionamento da -40 °C a 85 °C
Applicazioni
- Reti wireless 4 G e 5 G
- Sistema di antenna attiva (AAS), mMIMO
- Unità radio remota macro (RRU)
- Banda base CPRI/eCPRI, unità centralizzate e distribuite (BBU, CU, DU)
- Stazione base a piccole celle
- SyncE (G.8262), SONET/SDH (Stratum 3/3E, G.813, GR-1244, GR-253), clock secondario IEEE 1.588 PTP
- Eliminazione jitter, attenuazione deviazione e generazione di clock di riferimento per SerDes 56G/112G PAM-4
- Reti di trasporto ottico (OTN G.709)
- Accesso alla linea fissa a banda larga
- Industriale
- Prova e misurazione
Diagramma a blocchi tipico del sistema
