Texas Instruments Sincronizzatore di clock a jitter ultrabasso LMK5C33216
Il sincronizzatore di clock a jitter ultrabasso LMK5C33216 di Texas Instruments è un generatore di clock di rete, sincronizzatore e attenuatore di jitter ad alte prestazioni. È dotato di selezione avanzata del clock di riferimento e funzionalità di commutazione hitless progettate per soddisfare i rigorosi requisiti delle applicazioni delle infrastrutture di comunicazione. LMK5C33216 integra 3 DPLL con larghezza di banda di circuito programmabile e nessun filtro di circuito esterno, massimizzando la flessibilità e la facilità d'uso. Ogni fase DPLL blocca un APLL accoppiato a un ingresso di riferimento DPLL. Il riferimento APLL determina l'accuratezza di frequenza a lungo termine.
I 3 APLL possono funzionare indipendentemente dal loro DPLL accoppiato ed essere collegati in cascata da un altro APLL per fornire una traslazione di frequenza programmabile. APLL3 presenta un PLL ad altissime prestazioni con la tecnologia VCBO Bulk Acoustic Wave (BAW) brevettata di TI e può generare clock di uscita con jitter RMS di 40 fs indipendentemente dal jitter e dalla frequenza degli ingressi XO e di riferimento. APLL1 e APLL2 forniscono opzioni per domini di frequenza aggiuntivi. LMK5C33216 di Texas Instruments è completamente programmabile tramite un'interfaccia I2C o SPI. La EEPROM integrata può essere utilizzata per personalizzare i clock di avvio del sistema.
Caratteristiche
- APLL BAW con jitter RMS di 40 fs a 491,52 MHz
- Tre circuiti a blocco di fase digitali (DPLL) ad alte prestazioni con circuiti accoppiati a blocco di fase analogici (APLL)
- Larghezza di banda del circuito DPLL programmabile da 0,01 Hz a 4 kHz
- -116 dBc/Hz a 100 Hz di offset a 122,88 MHz di rumore TDC DPLL con velocità TDC ≥ 20 MHz
- Due ingressi DPLL differenziali o a terminazione singola
- Differenziale da 1 Hz a 800 MHz
- Commutazione hitless con cancellazione di fase e/o controllo della variazione di fase
- Selezione di riferimento basata sulle priorità
- 16 uscite con un formato programmabile
- LVPECL/LVDS/HSDS da 1000 MHz
- CML da 3000 MHz su OUT4 e OUT6
- LVCMOS da 200 MHz su OUT0 e OUT1
- Alimentazione singola da 3,3 V con LDO interni
- Interfaccia SPI I2C o 3 fili/4 fili
- Richiede XO/TCXO/OCXO singolo
- DPLL a 40 bit o DCO APLL, < 1 ppt
- Holdover con accumulo di fase all'uscita
- Modalità di ritardo zero con ritardo programmabile
- EEPROM programmabile dall'utente
- Supporta temperatura PCB di 105 °C
Applicazioni
- Reti wireless 4G e 5G
- Unità banda base (BBU)
- Unità antenna attiva (AAU)
- Unità radio remota (RRU)
- Interruttore di rete (HUB 5G)
- Piccole celle
Schema a blocchi funzionale
Pubblicato: 2021-02-10
| Aggiornato: 2022-03-11