Texas Instruments Sincronizzatore di rete LMK5C22212AS1
Il sincronizzatore di rete LMK5C22212AS1 di Texas Instruments è un dispositivo di pulizia del jitter e sincronizzatore di rete ad alte prestazioni progettato per soddisfare i rigorosi requisiti delle comunicazioni wireless e delle applicazioni infrastrutturali. Il dispositivo è fornito con supporto software per la sincronizzazione IEEE-1588 PTP con una sorgente di clock di riferimento primaria. Il sincronizzatore di rete integra due DPLL per fornire una commutazione senza interruzioni e attenuazione del jitter con larghezza di banda del circuito programmabile e nessun filtro di circuito esterno, massimizzando la flessibilità e la facilità d'uso. Ogni fase DPLL blocca un APLL accoppiato a un ingresso di riferimento.
L'APLL1 è dotato di PLL ad altissime prestazioni con tecnologia Bulk Acoustic Wave (BAW) proprietaria di TI (nota come BAW APLL). Può generare clock di uscita con jitter RMS da 12 kHz a 20 MHz pari a 40 fs (tip.)/60 fs (max.) a 491,52 MHz, indipendentemente dal jitter e dalla frequenza degli ingressi di riferimento XO e DPLL. L'APLL2/DPLL2 offre un'opzione per una seconda frequenza e/o dominio di sincronizzazione.
I circuiti di convalida di riferimento monitorano i clock di riferimento DPLL ed eseguono un interruttore hitless quando rilevano un evento di commutazione. È possibile abilitare la modalità Zero-Delay (ZDM) e l'annullamento di fase per controllare la relazione di fase tra ingresso e uscita. Il dispositivo è completamente programmabile tramite SPI o I2C. L'EEPROM integrata può essere utilizzata per personalizzare gli orologi di avvio del sistema. Il dispositivo presenta anche profili ROM predefiniti di fabbrica come opzioni di ripristino.
Caratteristiche
- Infrastruttura wireless e orologi ethernet basati su VCO BAW a jitter ultra-basso
- Jitter RMS 40 fs (tip.)/57 fs (max.) a 491,52 MHz
- Jitter RMS 50 fs (tip.)/62 fs (max.) a 245,76 MHz
- Due loop ad anello di fase digitale ad alte prestazioni (DPLL) con due loop ad anello di fase analogico (APLL)
- Larghezza di banda del filtro ad anello del DPLL programmabile da 1 mHz a 4 kHz
- Dimensioni passo di regolazione frequenza DCO < 1="">
- Due ingressi DPLL differenziali o a terminazione singola
- Frequenza di ingresso da 1 Hz (1PPS) a 800 MHz
- Mantenimento digitale e commutazione hitless
- 12 uscite differenziali 12 con formati HSDS, AC-LVPECL, LVDS e HSCL programmabili
- Fino a 16 uscite di frequenza totali quando configurato con sei uscite di frequenza LVCMOS su OUT0_P/N OUT1_P/N, GPIO1 e GPIO2 e 10 uscite differenziali su OUT2_P/N-OUT11_P/N
- Frequenza di uscita da 1 Hz (1 PPS) a 1.250 MHz con oscillazione programmabile e modo comune
- Conforme a PCIe da Gen 1 a 6
- I2C o SPI 3/4 fili
Applicazioni
- Reti wireless 4 G e 5 G
- Sistema di antenna attiva (AAS), mMIMO
- Unità radio remota macro (RRU)
- Banda base CPRI/eCPRI, unità centralizzate e distribuite (BBU, CU, DU)
- Stazione base a piccole celle
- SyncE (G.8262), SONET/SDH (Stratum 3/3E, G.813, GR-1244, GR-253), clock secondario PTP IEEE-1588
- Pulizia del jitter, attenuazione deviazione e generazione di clock di riferimento per SerDes PAM4 112G/224G
- Reti di trasporto ottico (OTN G.709)
- Accesso alla linea fissa a banda larga
- Industriale (prova e misurazione)
Schema a blocchi di sistema
