Texas Instruments Clock di sincronizzazione di rete LMK05318B

Il DPLL supporta la larghezza di banda di circuito programmabile per l'attenuazione di jitter e wander, mentre le due APL supportano la traslazione di frequenza frazionata per la generazione di clock flessibile. Le opzioni di sincronizzazione supportate sul DPLL includono Commutazione senza intoppi con cancellazione di fase, holdover digitale e modalità DCO con dimensioni dei passi di frequenza inferiore a 0,001 ppb (parte per miliardo) per la gestione del clock di precisione (IEEE 1588 PTP slave). Il DPLL può eseguire il bloccaggio di fase su un ingresso di riferimento a 1PPS (impulso al secondo) e supporta la modalità opzionale a ritardo zero su un'uscita per ottenere un allineamento di fase deterministico tra ingresso e uscita con offset programmabile. Il blocco di monitoraggio di ingresso di riferimento avanzato garantisce un robusto rilevamento dei guasti di clock e aiuta a ridurre al minimo i disturbi di clock di uscita quando si verifica una perdita di riferimento (LOR).

Il LMK05318B può utilizzare un TCXO o OCXO a bassa frequenza comunemente disponibile per impostare la stabilità di frequenza di uscita a funzionamento libero o holdover secondo gli standard di sincronizzazione. In caso contrario, il dispositivo può utilizzare un XO standard quando la stabilità di frequenza di tenuta e di funzionamento libero non sono fondamentali. Il dispositivo è completamente programmabile tramite un’interfaccia I2C o SPI e supporta la configurazione di frequenza personalizzata all’accensione con EEPROM o ROM interna. La EEPROM è pre-programmata in fabbrica e può essere programmata in sistema, se necessario.