Texas Instruments Driver di clock a loop di blocco di fase CDCU877
Il driver di clock a loop di blocco di fase CDCU877 di Texas Instruments è un buffer a ritardo zero, a basso jitter e alte prestazioni. Distribuisce una coppia di ingressi di clock differenziale (CK, /CK) a 10 coppie differenziali di uscite di clock (Yn, /Yn) e una coppia differenziale di uscite di clock di feedback (FBOUT, /FBOUT). Le uscite di clock sono controllate dai clock di ingresso (CK, /CK), dai clock di feedback (FBIN, /FBIN), dai pin di controllo LVCMOS (OE, OS) e dall'ingresso di alimentazione analogica (AVDD). Quando OE è basso, le uscite di clock, ad eccezione di FBOUT, /FBOUT, sono disattivate mentre il PLL interno mantiene la sua frequenza bloccata. OS (selezione dell'uscita) è un pin di programma che deve essere collegato a GND o VDD. Quando OS è alto, OE funziona come descritto in precedenza. Quando OS e OE sono entrambi bassi, OE non influisce su Y7, /Y7, in quanto sono liberi. Quando AVDD è collegato a terra, il PLL viene spento e bypassato a scopo di test.
Quando entrambi gli ingressi di clock (CK, /CK) sono logicamente bassi, il dispositivo entra in una modalità a basso consumo. Un circuito di rilevamento della logica di ingresso sugli ingressi differenziali, indipendente dai buffer di ingresso, rileva la logica a un livello basso e funziona in uno stato di basso consumo in cui tutte le uscite, il feedback e il PLL sono spenti. Quando gli ingressi di clock passano da segnali logici bassi a segnali differenziali, il PLL si riattiva. Gli ingressi e le uscite vengono quindi abilitati e il PLL ottiene il blocco di fase tra la coppia di clock di feedback (FBIN, /FBIN) e la coppia di clock di ingresso (CK, /CK) entro il tempo di stabilizzazione specificato. Il CDCU877 di Texas Instruments può seguire il clock a spettro diffuso (SSC) per ridurre le EMI. Questo dispositivo funziona da 0 °C a 70 °C.
Caratteristiche
- Driver di clock a loop a blocco di fase da 1,8 V per applicazioni di velocità di trasmissione dati doppia (DDR II)
- Compatibile con clock a spettro distribuito
- Frequenza di funzionamento da 10 MHz a 400 MHz
- Basso consumo di corrente < 135 mA
- Basso jitter di ±30 ps (Ciclo-Ciclo)
- Sfasamento di uscita 35 ps
- Jitter di basso periodo ±20 ps
- Offset di fase dinamico basso ±15 ps
- Sfasamento di fase statico basso ±50 ps
- Distribuisce un ingresso clock differenziale a 10 uscite differenziali
- µBGA a 52 sfere (MicroStar™ Junior BGA, passo di 0,65 mm) e MLF a 40 pin
- I pin di feedback esterni (FBIN, FBIN) sono utilizzati per sincronizzare le uscite con i clock di ingresso
- Soddisfa o supera lo standard JESD82-8 PLL per PC2-3200/4300
- Ingressi di sicurezza
Diagramma logico
