Microchip Technology Sincronizzatore di sistema ZL30671LFG7
Il sincronizzatore di sistema ZL30671LFG7 di Microchip Technology fornisce la sincronizzazione del clock del pacchetto Ethernet sincrono (SyncE) a 1, 2 o 3 canali. Questo dispositivo è ottimizzato per apparecchiature di infrastruttura wireless e di trasporto 5G che utilizzano la tecnologia di temporizzazione miTimePLL. Il modulo integra tutte le funzioni richieste da un PLL per schede di temporizzazione e da un PLL per schede di linea. L'elevata integrazione e il jitter ultrabasso rendono questo sincronizzatore ideale per l'uso in sistemi basati su telaio con schede di temporizzazione attive e ridondanti. Il modulo è adatto ad applicazioni a scheda singola in cui un dispositivo di temporizzazione deve avere caratteristiche sia di una scheda di temporizzazione che di un PLL di scheda di linea. Il sincronizzatore di sistema ZL30671LFG7 di Microchip Technology è disponibile in un package LGA-80 con un intervallo delle temperature di funzionamento da -40 °C a +85 °C.
Caratteristiche
- Uno, due o tre canali DPLL
- Conformità di temporizzazione con ITU-T 8262, G.813, G.812, G.8273.2; Telcordia GR-1244, GR-253
- Larghezza di banda programmabile, da 1 mHz a 470 Hz
- Freerun o holdover sulla perdita di tutti gli ingressi
- Commutazione di riferimento senza hitless
- Media di holdover ad alta risoluzione
- Regolazione di fase Per-DPLL, risoluzione 1ps
- Intervallo di tracciamento programmabile, limitazione della pendenza di fase, limitazione del cambiamento di frequenza e altre funzioni avanzate
- Oscillatore locale
- Funziona da un singolo TCXO o OCXO: da 23,75 MHz a 25 MHz, da 47,5 MHz a 50 MHz, da 114,285 MHz a 125 MHz
- Le applicazioni a jitter molto basso possono collegare un TCXO o un OCXO come riferimento di stabilità e un XO a jitter basso come riferimento jitter
- Generazione di frequenza clock di uscita
- Qualsiasi frequenza di uscita da <0,5 Hz a 1045 MHz (180 MHz max per Synth0)
- Conversione di frequenza frazionata ad alta risoluzione con errore di 0 ppm
- I sintetizzatori 1 e 2 hanno divisori interi e frazionari per un totale di 5 famiglie di frequenze
- Il jitter di uscita da Synth 1 e 2 è <0,3 ps RMS
- Il jitter di uscita dai divisori frazionari è tipicamente < 1 ps RMS, molte frequenze <0,5 ps RMS
- Ogni coppia HPOUTP/N può essere LVDS, LVPECL, HCSL, 2xCMOS, HSTL o programmabile diversamente.
- In modalità 2xCMOS, i pin P e N possono essere a frequenze diverse (esempio: 125 MHz e 25 MHz)
- Quattro banchi di uscita, ciascuno con un pin VDDO; tensioni di uscita CMOS da 1,5 V a 3,3 V
- Regolazione di fase per ogni sintetizzatore, risoluzione 1ps
- Ciclo utile programmabile per uscita
- Circuito di allineamento di uscita preciso e regolazione di fase per uscita
- Abilitazione/disabilitazione per uscita e avvio/arresto senza problemi (arresto alto o basso)
- Clock di ingresso
- Accetta fino a 10 ingressi CMOS o differenziali
- Qualsiasi frequenza di ingresso da 5 Hz a 900 MHz
- Monitoraggio dell'attività e della frequenza pre-ingresso
- Commutazione di riferimento manuale o automatica
- Commutazione reversiva o non reversiva
- Qualsiasi ingresso può essere un ingresso di sincronizzazione 1 pps per il blocco di frequenza/fase/tempo REF+SYNC
- Misurazione della fase di ingresso-ingresso, risoluzione 1ps
- Misurazione della fase di ingresso-DPLL, risoluzione 1ps
- Regolazione della fase per ingresso, risoluzione 1ps
- Caratteristiche generali
- Autoconfigurazione automatica all'accensione dalla memoria Flash interna
- Allineamento ingresso-uscita <200 ps (feedback est)
- Bloccaggio rapido REF+SYNC per l'allineamento della frequenza e della fase 1PPS con un oscillatore a basso costo
- Compensazione interna (1ppt) per errore di frequenza dell'oscillatore locale in DPLL e monitor di ingresso
- Comportamento dell'oscillatore controllato numericamente in ogni DPLL e ogni divisore di uscita frazionario
- La progettazione facile da configurare non richiede componenti filtro a circuito o VCXO esterni
- 7 piedini GPIO con molti possibili comportamenti
- Interfaccia processore SPI o I2C
- Tensioni VDD nucleo da 1,8 V e 3,3 V
- Potenza: 3W per 2 ingressi, 1 sint, 6 uscite LVDS
- Intervallo di temperatura operativa da −40 °C a +85 °C
- Package LGA-80 11 mm x 11 mm
- Senza piombo
Applicazioni
- CI di temporizzazione del sistema centrale per SyncE, SyncE+1588, SONET/SDH, OTN, stazione base wireless e altri sistemi carrier-grade
- 8262/813 CEE/SEC, Telcordia strato 2-4
Schema a blocchi
Esempio di applicazione
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Pubblicato: 2022-05-16
| Aggiornato: 2023-03-16