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Microchip Technology Generatori di clock universali ZL3026x miClockSynth

I generatori di clock universali ZL3026x miClockSynth di Microchip distribuiscono diverse frequenze di clock a più carichi, migliorando l’affidabilità di progettazione, riducendo i costi DiBa e semplificando il progetto. I dispositivi ZL3026x creano un complesso albero di clock che sostituisce diversi moltiplicatori, sintetizzatori e oscillatori su una scheda. Con un package piccolo e le migliori prestazioni di jitter della categoria, questi dispositivi sono destinati alla sintesi del clock e alle applicazioni di conversione di frequenza con budget di jitter elevati e limiti di spazio sulla scheda.

Caratteristiche

  • 4 clock di ingresso flessibili
    • 1 ingresso cristallo/CMOS
    • 2 ingressi differenziali/CMOS
    • 1 ingresso a terminazione singola/CMOS
    • Qualsiasi frequenza di ingresso da 9,72 MHz a 1,25 GHz (300 MHz massimo per CMOS)
    • Monitor attività, commutazione automatica/manuale
    • Commutazione clock senza glitch per pin o registro
  • Auto-configurazione all’accensione da EEPROM esterna o interna, fino a 8 configurazioni selezionabili tramite pin
  • Feedback esterno per applicazioni a ritardo zero
  • Modalità oscillatore a controllo numerico
  • Modalità di modulazione ad ampio spettro
  • Genera clock conformi a PCIe 1, 2, 3 e 4
  • Il design facile da configurare non richiede componenti filtro a circuito o VCXO esterni
  • interfaccia processore SPI o I 2C
  • Opzioni tensione di alimentazione centrale
    • Solo 2,5 V
    • Solo 3,3 V
    • 1,8 V+2,5 V
    • 1,8 V+3,3 V
  • QFN-56 8 mm2 salvaspazio con passo 0,5 mm
  • 6x o 10x qualsiasi frequenza, qualsiasi formato di uscita
    • Qualsiasi frequenza di uscita da 1 Hz a 1045 MHz
    • APL frac-N ad alta risoluzione con errore 0 ppm (ZL30260-ZL30263)
    • APLL ha un divisore frazionario e un divisore intero per creare 2 famiglie di frequenza indipendenti (ZL30260-ZL30263)
    • 2 PLL a N frazionario con errore 0 ppm (ZL30264-ZL30267)
    • Ogni APLL ha un divisore frazionario e un divisore intero per creare un totale di 4 famiglie di frequenza indipendenti (ZL30264-ZL30267)
    • jitter di uscita
      • Da moltiplicatore intero e divisori fino a 0,17 ps RMS (da 12 kHz a 20 MHz)
      • I divisori frazionati sono tipicamente < 1 ps RMS, molte frequenze < 0,5 ps RMS
    • Ogni uscita ha un divisore indipendente
    • Ogni uscita è configurabile come LVDS, LVPECL, HCSL, 2xCMOS o HSTL
    • Nella modalità 2xCMOS, i pin P e N possono essere frequenze diverse (ad es. 125 MHz e 25 MHz)
    • Banchi di tensione di alimentazione di uscita multipli con tensioni di uscita CMOS da 1,5 V a 3,3 V
    • Circuito di allineamento di uscita preciso e regolazione della fase per uscita
    • Abilitazione/disabilitazione per uscita e avvio/arresto senza problemi (arresto alto o basso)

Applicazioni

  • Trasmissione video
  • Reti Ethernet industriali
  • Centri dati
  • Intrattenimento
  • Interfaccia uomo macchina (HMI)

Specifiche

  • Tensione di alimentazione
    • Intervallo core superiore da 2,375 V a 3,465 V
    • Intervallo core inferiore da 1,71 V a 1,89 V
    • Intervallo pin I/O senza clock da 1,71 V a 2,625 V
    • Intervallo uscite OCx da 1,425 V a 2,625 V
  • Intervallo di frequenze di oscillazione al cristallo da 25 MHz a 60 MHz
  • Capacità shunt massima 5 pF, 2 pF tipica
  • Intervallo di capacità di carico da 8 pF a 16 pF, 10 pF tipica
  • Intervallo di resistenza in serie equivalente (ESR) da 50 Ω a 60 Ω
  • Livelli massimi di pilotaggio a cristalli 100 µW, 200 µW e 300 µW (tipici)
  • Pin CMOS senza clock
    • Corrente di dispersione ingresso/uscita ±10 µA
    • Capacità di ingresso massima 10 pF, 3 pF tipica
    • Isteresi di ingresso massima 11 pF, 3 pF tipica
    • Uscita di clock sul pin GPIO
      • Frequenza di 50 MHz
      • Intervallo di tempo di incremento/riduzione tipico da 1,2 ns a 2,3 ns
  • Intervallo ciclo utile di ingresso clock da 40% a 60% XA
  • Ingressi clock
    • Intervallo di tensione differenziale di ingresso da 0,1 V a 1,4 V
    • tensione di polarizzazione di ingresso tipica 1,35 VCC, polarizzata internamente)
    • Frequenza di ingresso
      • Intervallo differenziale da 9,72 MHz a 1250 MHz
      • Intervallo a terminazione singola da 9,72 MHz a 300 MHz
    • Resistenza di ingresso tipica 50 kΩ o 80 kΩ
  • Uscite clock LVDS
    • Frequenza massima di 1045 MHz
    • Intervallo di tensione di modo comune da 1,13 V a 1,37 V
    • Intervallo di tensione differenziale da 310 mV a 530 mV
    • Intervallo di tempo di incremento/riduzione tipico 150ps
    • Intervallo ciclo utile da 45% a 55%
  • Uscite clock LVPECL
    • Frequenza massima di 1045 MHz
    • Intervalli di tensione di modo comune
      • Da 1,13 V a 1,33 V quando VDDOx = 2,5 V
      • Da 1,85 V a 2,05 V quando VDDOx = 3,5 V
    • Intervallo di tensione differenziale da 650 mV a 1050 mV
    • Intervallo di tempo di incremento/riduzione tipico 150ps
    • Intervallo ciclo utile da 45% a 55%
  • Uscite clock HCSL
    • Frequenza massima di 250 MHz
    • Intervallo di tensione di modo comune da 0,6 V a 0,95 V
    • Intervallo di tempo di incremento/riduzione tipico 250 ps
    • Intervallo ciclo utile da 45% a 55%
  • Uscite di clock CMOS e HSTL (classe I)
    • Intervallo di frequenze massima da 1 Hz a 250 MHz
    • Intervallo di tempo di incremento/riduzione tipico da 0,4 ns a 2,2 ns
    • Intervallo ciclo utile da 42% a 58%
    • Corrente tipica di 300 µA quando l’uscita è disabilitata
  • Frequenze APLL
    • Intervallo VCO da 3715 MHz a 4180 MHz
    • Intervallo di ingresso PFD da 9,72 MHz a 156,25 MHz
  • Jitter e sfasamento
    • Larghezza di banda di trasferimento jitter APLL tipica 600 kHz
    • Sfasamento uscita-uscita massimo 100 ps
  • Intervallo temperatura di funzionamento da -40 °C a +85 °C

Schede tecniche

Diagramma a blocchi APLL

Schema a blocchi - Microchip Technology Generatori di clock universali ZL3026x miClockSynth

Risorse aggiuntive

Pubblicato: 2023-08-18 | Aggiornato: 2023-08-22