Lattice Semiconductor MachXO4™ Matrici gate programmabili sul campo
I Field-Programmable Gate Array (FPGA) MachXO4™ di Lattice Semiconductor ampliano il portafoglio FPGA a bassissima densità di Lattice Semiconductor con funzionalità avanzate che garantiscono flessibilità ed efficienza. I dispositivi MachXO4 combinano basso consumo energetico, flash integrato, elevata densità di I/O e capacità di accensione istantanea per soddisfare le esigenze dei sistemi moderni. Grazie all'eccezionale densità di I/O in pacchetti compatti, MachXO4 integra funzioni rafforzate che aiutano a ridurre al minimo i costi e l'ingombro del sistema. L'ampia programmabilità e il supporto nativo per le interfacce standard del settore rendono questi FPGA una soluzione scalabile per applicazioni di connettività e controllo in evoluzione.
La produttività della progettazione è migliorata grazie al software Lattice Radiant™, che supporta progetti grandi e complessi con sintesi RTL leader del settore, un database di progettazione unificato, scripting avanzato, un'interfaccia utente grafica moderna, analisi temporale e un analizzatore logico incorporato. Lattice offre inoltre una vasta gamma di moduli IP preconfigurati per la famiglia MachXO4™.
Caratteristiche
- Varianti (tutte compatibili dal punto di vista funzionale e dei pin)
- ZC - alimentazione a bassissima potenza, 2,5 V/3,3 V
- HC - alimentazione ad alte prestazioni, 2,5 V/3,3 V
- HE - alimentazione ad alte prestazioni, 1,2 V
- Costruito su un processo non volatile a bassa potenza di 65 nm
- Consumo a bassa potenza, pari a 140 µW di potenza statica
- Ampia portata di selezione della densità logica delle LUT 896 e 9400
- Memoria flash incorporata con User Flash Memory (UFM) fino a 448 kb
- Fino a 432 kb di memoria a blocchi incorporata (EBR) e 54 kb di RAM distribuita
- Accensione immediata con tempo di avvio inferiore a 5 ms
- Buffer altamente flessibile che supporta gli standard I/O 3,3 V e 1 V per l'interfaccia con dispositivi di generazione precedente e di nuova generazione
- Hot socketing con corrente di dispersione ridotta a 350 µA e assenza di sequenziamento dell'alimentazione
- Supporto di tensione mista per tipi I/O LVCMOS e LVTTL
- Resistori pull-down integrati di default per ridurre al minimo i componenti esterni
- Pacchetti compatti con un elevato rapporto I/O-to-LUT, fino a 382x pin I/O
- Funzioni SPI, I2C, temporizzatore/contatore e oscillatore integrati nel chip
- Maggiore produttività di progettazione grazie al software Lattice Radiant
- Conforme a RoHS
Applicazioni
- Calcolo
- Server Data center
- Reti e conservazione
- Accelerazione hardware
- Comunicazioni
- Interruttori e router Ethernet
- Accesso a banda larga
- Unità radio
- Elettronica di consumo
- Monitor display
- Videocamere
- Smartphones
- Settore industriale
- Controllo del motore
- Dispositivi palmari
- Prova e misurazione
- Controller logico programmabile
- Automotive (parti che terminano con A)
- ADAS
- Inverter
- Controllo del motore
- Infotainment
- Gestione della batteria
Specifiche
- Architettura a bassa potenza e programmabile
- Densità logica che va da 896 a 9,4k LUT4
- Da 64 kb a 432 kb di memoria a blocchi incorporata (EBR)
- Fino a 54 kb di RAM distribuita
- Logica di controllo FIFO dedicata
- Processo avanzato a bassa potenza di 65 nm
- I/O differenziale a basso swing programmabile
- Modalità di standby e altre opzioni di risparmio energetico
- Buffer I/O flessibile ad alte prestazioni
- Il buffer sysI/O™ programmabile supporta un'ampia gamma di interfacce
- LVCMOS 3.3/2.5/1.8/1.5/1.2/1.0
- LVTTL
- LVDS, Bus-LVDS, MLVDS, LVPECL
- MIPI D-PHY emulato
- Ingressi con trigger Schmitt, isteresi fino a 0,5 V
- Hot socket per supporto I/O
- Terminazione differenziale su chip
- Modalità di pull-up o pull-down programmabile
- Il buffer sysI/O™ programmabile supporta un'ampia gamma di interfacce
- I/O sincrono sorgente pre-ingegnerizzato
- Registri DDR nelle celle I/O
- Logica di ingranaggio dedicata
- Ingranamento 7:1 per I/O del display
- DDR generica, DDRx2 e DDRx4
- Ampia portata di packaging avanzati
- Pacchetti compatti con un elevato rapporto I/O-to-LUT fino a 382 pin I/O
- Passo 0,4 mm - da 1280 a 4320 LUT in un ingombro molto ridotto WLCSP (2,5 mm × 2,5 mm a 3,8 mm × 3,8 mm) con I/O da 27 a 62
- Passo 0,5 mm - da 896 a 4320 LUT in pacchetti BGA da 8 mm x 8 mm a TQFP da 20 mm x 20 mm con I/O fino a 112
- Passo 0,8 mm - da 1280 a 9400 LUT in package BGA da 14 mm x 14 mm a 19 mm x 19 mm con I/O fino a 382
- Passo 1,0 mm - da 1280 a 4320 LUT in un package BGA da 17 mm x 17 mm con I/O 204
- Non volatile, riconfigurabile più volte
- Attivazione immediata - si accende in millisecondi
- Doppio avvio opzionale con memoria SPI esterna
- Soluzione sicura in un unico chip
- Programmabile tramite JTAG, SPI o I2C
- Flash riconfigurabile fino a 100.000 cicli di scrittura/cancellazione per dispositivi commerciali/industriali e 10.000 cicli di scrittura/cancellazione per dispositivi del settore automobilistico
- Supporta la programmazione in background della memoria non volatile
- Aggiornamento logico sul campo mentre I/O mantiene lo stato del sistema tramite riconfigurazione TransFR
- Sincronizzazione ottimizzabile sul chip
- Oscillatore sul chip con precisione del 5,5% per dispositivi commerciali/industriali
- 8 orologi principali
- Fino a due orologi di bordo per interfacce I/O ad alta velocità, solo sui lati superiore e inferiore
- Fino a due PLL analogici per dispositivo con sintesi di frequenza frazionaria n
- Ampia portata di frequenza di ingresso da 7 MHz a 400 MHz
- Supporto potenziato a livello di sistema
- Funzioni integrate nel chip - SPI, I2C e temporizzatore/contatore
- TraceID univoco per il monitoraggio del sistema
- Alimentazione singola con intervallo di funzionamento esteso
- Scansione dei confini, standard IEEE 1.149,1
- Programmazione in sistema conforme a IEEE 1532
- Software di progettazione all'avanguardia
- Il dispositivo MachXO4 è supportato in Lattice Radiant
- Supporto per i linguaggi RTL leader del settore per VHDL, VHDL-2008, Verilog e SystemVerilog
- Capacità di scripting avanzata sulla riga di comando e flusso di progettazione TCL
- Flusso di compilazione con un solo clic e cross-probing tra gli strumenti di analisi
- Analizzatore di temporizzazione e logica incorporato
Schema a blocchi PFU
Il nucleo del dispositivo MachXO4 è costituito da blocchi PFU, che possono essere programmati per eseguire funzioni logiche, aritmetiche, RAM distribuita e ROM distribuita. Ogni blocco PFU è costituito da quattro sezioni interconnesse numerate da zero a tre. Ogni slice contiene due LUT e due registri. A ciascun blocco PFU sono associati 53 ingressi e 25 uscite.
Diagramma a torta
Le fette da zero a tre contengono due LUT4 che alimentano due registri. Le sezioni da zero a due possono essere configurate come memoria distribuita. La logico di controllo esegue funzioni di impostazione/ripristino (programmabile come sincrono/asincrone), selezione del clock, selezione del chip e funzioni RAM/ROM più ampie. I registri nella fetta possono essere configurati per clock positivi/negativi e edge-triggered o sensibili al livello. Tutte le sezioni hanno 15 ingressi dal routing e uno dalla catena di trasferimento (dalla sezione o PFU adiacente). Ci sono sette uscite: sei per il routing e una per la catena di trasferimento (alla PFU adiacente).
Diagramma PLL
Il PLL MachXO4 contiene una funzionalità di porta WISHBONE che consente di modificare dinamicamente le impostazioni del PLL, inclusi i valori del divisore, dalla logico utente. Quando si utilizza questa funzionalità, è necessario istanziare anche il blocco EFB nella progettazione per consentire l'accesso alle porte WISHBONE. Analogamente alla regolazione dinamica della fase, quando le impostazioni del PLL vengono aggiornate tramite la porta WISHBONE, il PLL potrebbe perdere la sincronizzazione e non riconquistarla fino a quando il parametro tLOCK non è stato soddisfatto.
Strumento di sviluppo
Lattice Semiconductor Scheda di sviluppo MachXO4™
Piattaforma versatile per esplorare e valutare le capacità dell'FPGA MachXO4