Lattice Semiconductor FPGA Mach-NX
Le matrici di porta programmabili sul campo Mach-NX di Lattice Semiconductor sono FPGA a bassa densità, comprese funzioni di sicurezza potenziate e flash di avvio doppio su chip comprensivo di partizioni SoC e FPGA. Le funzioni di sicurezza avanzate includono Advanced Encryption Standard (AES) AES-128/256, Secure Hash Algorithm (SHA) SHA-256/384, Elliptic Curve Digital Signature Algorithm (ECDSA), Elliptic Curve Integrated Encryption Scheme (ECIES), Hash Message Authentication Code (HMAC) HMAC-SHA256/384, Public Key Cryptography e Unique Secure ID.
Le FPGA Mach-NX combinano un’enclave sicura (un motore di crittografia avanzato basato su hardware 384-bit che supporta la protezione bitstream riprogrammabile) con una cella logica (LC) e un blocco I/O. L’enclave sicura aiuta a proteggere il firmware e il blocco LC e I/O consente funzioni di controllo del sistema come la gestione dell’alimentazione e il controllo della ventola. I componenti possono verificare e installare aggiornamenti firmware over-The-air, mantenendo i sistemi conformi alle linee guida e ai protocolli di sicurezza in continua evoluzione. L’architettura di elaborazione parallela dell'FPGA Mach-NX e la configurazione della memoria flash a doppio avvio forniscono i tempi di risposta quasi istantanei necessari per rilevare e recuperare dagli attacchi (un livello di prestazioni superiore alle capacità di altre piattaforme HRoT come gli MCU).
I dispositivi Mach-NX di Lattice Semiconductor sono una soluzione hardware di fiducia che può facilmente espandersi per proteggere l’intero sistema con una maggiore sicurezza bitstream e funzioni in modalità utente. Il dispositivo Mach-NX supporta i più recenti I/O standard del settore e fornisce una densità I/O all’avanguardia con un alto numero di opzioni per la programmabilità I/O.
Caratteristiche
- Fino a 8,4 K LC di logica utente, 2669 kbits di memoria flash utente e una funzione flash di avvio doppio
- Fino a 379 I/O programmabili che supportano tensioni di I/O da 1,2/1,5/1,8/2,5/3,3
- L'enclave sicura supporta la crittografia a 384 bit, tra cui SHA, HMAC ed ECC
- La configurazione di PFR e le funzioni di sicurezza tramite Lattice Propel semplifica l’esperienza degli sviluppatori
- Alta affidabilità, bassa potenza e prestazioni SER 3 volte migliori rispetto alle tecnologie CMOS paragonabili
Applicazioni
- Avvio sicuro e Root of Trust
- Elaborazione e archiviazione
- Comunicazioni wireless
- Sistemi di controllo industriale
Specifiche
- Soluzioni
- FPGA di controllo migliore del settore con funzioni di sicurezza avanzate, fornisce avvio sicuro/autenticato e Root-of-Trust
- Ingombro ottimizzato, densità logica, conteggio I/O, dispositivi di prestazioni I/O per applicazioni logiche e di gestione I/O
- Dispositivi I/O elevati per applicazioni di espansione I/O
- Architettura flessibile con alto rapporto I/O a LC con un massimo di 379 pin I/O
- Enclave crittografica sicura
- Standard di crittografia avanzato (AES), crittografia/decrittografia AES-128/256
- Algoritmo Hash sicuro (SHA), SHA-256/384
- Algoritmo di firma digitale a curva ellittica (ECDSA), autenticazione basata su ECDSA
- Codice di autenticazione messaggio Hash (Hash Message Authentication Code), HMAC-SHA256
- Schema di crittografia integrata a curva ellittica (ECIES), crittografia e decrittografia ECIES
- Generatore di numeri casuali effettivi (TRNG)
- Gestione delle chiavi con la crittografia a chiave pubblica Elliptic Curve Diffie-Hellman (ECDH)
- ID sicuro unico
- Protegge dagli attacchi dannosi
- Interfaccia della casella di posta al blocco funzione SoC
- Protocolli di sicurezza supportati dallo standard federale di elaborazione delle informazioni (FIPS)
- Buffer I/O flessibile ad alte prestazioni
- Il buffer sysI/O™ programmabile supporta una vasta gamma di interfacce su banche selezionate
- LVCMOS 3,3/2,5/1,8/1,5/1,2
- LVTTL
- LVDS, Bus-LVDS, MLVDS e LVPECL
- Ingressi a trigger di Schmitt, fino a 0,5 V isteresi
- Ideale per applicazioni di ponte I/O
- Controlli della velocità di risposta lenta/rapida
- Hot socket per supporto I/O
- Terminazione differenziale su chip
- Modalità pull-up o pull-down programmabile
- Il buffer sysI/O™ programmabile supporta una vasta gamma di interfacce su banche selezionate
- I/O sincrono sorgente pre-ingegnerizzato
- Registri DDR nelle celle I/O
- Logica del gearing dedicata
- DDR generici, DDRx2 e DDRx4
- 5 ingressi clock primario
- 8 linee di clock primarie interne
- Oscillatore su chip con precisione del 5,5%
- 2 PLL analogici per dispositivo con sintesi di frequenza frazionale-N, ampio intervallo di frequenze di ingresso (da 7 MHz a 400 MHz)
- Scansione dei confini, standard IEEE 1149.1
- Programmazione su sistema conforme a IEEE 1532
- Non volatile, riconfigurabile
- Instant-on
- UFM multisettoriale per archiviazione dati dei clienti
- Soluzione sicura e a chip singolo
- Programmabile tramite JTAG, SPI o I2C
- La memoria Flash riconfigurabile supporta la programmazione di background della memoria non volatile
- Riconfigurazione TransFR, aggiornamento logico sul campo mentre l'I/O mantiene lo stato del sistema su banche selezionate
- Blocco funzione SoC
- Processore RISC-V a 32 bit con RAM firmware su chip e interfaccia master AHB-Lite
- Enclave crittografica sicura
- Funzioni integrate su chip
- SPI
- I2C
- Timer/Contatore
- PFR
Schema a blocchi
Risorse aggiuntive
Piattaforma Nexus
Lattice Semiconductor Piattaforma Nexus
Consente un design a bassa potenza, alta affidabilità e alte prestazioni.