Altera FPGA e SoC FPGA Stratix® 10
I dispositivi FPGA e SoC FPGA Stratix® 10 di Altera migliorano sensibilmente prestazioni, efficienza energetica, densità e integrazione del sistema. Gli Stratix 10 di Altera utilizzano l'innovativa architettura FPGA Hyperflex™ di Altera, che combina tecnologie come EMIB (Embedded Multi-Die Interconnect Bridge), AIB (Advanced Interface Bus) e chiplet. Di conseguenza, i dispositivi Stratix 10 di Altera possono ottenere prestazioni fino a due volte migliori rispetto agli FPGA ad alte prestazioni della generazione precedente.
FPGA Stratix 10 GX Altera
Progettato per soddisfare le elevate esigenze di prestazione dei sistemi ad alto rendimento.
SoC FPGA Stratix 10 SX Altera
Presenta un HPS (Hard Processor System) con un processore Arm® Cortex-A53 quad-core a 64 bit.
FPGA Stratix 10 TX Altera
Offre le più avanzate capacità di ricetrasmissione del settore, combinando ricetrasmettitori H-tile ed E-tile.
FPGA Stratix 10 TX Altera
Acceleratore multifunzione essenziale per il calcolo ad alte prestazioni (HPC).
FPGA Stratix 10 DX Altera
Supporta Altera Ultra Path Interconnect per il collegamento diretto coerente a futuri processori scalabili Altera Xeon selezionati.
FPGA Stratix 10 NX Altera
Progettato per soddisfare le elevate esigenze di prestazione dei sistemi ad alto rendimento.
FPGA Stratix 10 AX Altera
Offre funzionalità RF dirette integrando convertitori dati ad alte prestazioni.
Caratteristiche
- Sfruttare le prestazioni della frequenza di clock del core 2X per ottenere progressi nel throughput
- Utilizzo di IP di dimensioni ridotte grazie all'architettura Altera Hyperflex FPGA per consolidare progetti che abbracciano più dispositivi in un unico dispositivo, riducendo la potenza fino al 70% rispetto ai dispositivi di precedente generazione.
- Frequenze di clock più veloci per ridurre l'ampiezza dei bus e le dimensioni della proprietà intellettuale (IP), liberando risorse FPGA aggiuntive per aggiungere maggiori funzionalità
- migliora le prestazioni con minore congestione dell’instradamento e minori ripetizioni di progettazione utilizzando strumenti di progettazione Hyper-Aware.
Applicazioni
- Prototipazione ASIC per una maggiore produttività riducendo la complessità di partizionamento del progetto utilizzando il tessuto FPGA monolitico
- La sicurezza informatica con fMAX oltre 900 MHz consente il monitoraggio di tutti i protocolli supportati a velocità di linea
- Accelerazione dei data center con UPI per la connessione diretta e coerente a futuri processori scalabili Altera Xeon selezionati e PCIe Gen4 x16 insieme all'architettura Altera Hyperflex FPGA, ai motori DSP configurabili e ai blocchi Tensor AI per consentire un throughput computazionale rivoluzionario.
- fMAX oltre 700 MHz utilizzando l’architettura FPGA Altera Hyperflex, che consente l’ethernet 400G
- Il radar con prestazioni in virgola mobile a singola precisione conformi allo standard IEEE 754, fino a 8,6 TFLOPS, offre prestazioni di classe GPU a una frazione della potenza.
- Interconnessione OTN/centro dati che comprende l'integrazione eterogenea 3D System-in-Package (SiP) di piastrelle di ricetrasmettitori che offrono un supporto backplane a 30G con un percorso a 57,8Gbps e a 28,9Gbps
Specifiche
- cluster di processori MPCore ARM Cortex-A53 quad-core fino a 1,5 GHz;
- unità a virgola mobile vettoriale (VFPU) a singola e doppia precisione, motore di elaborazione multimediale Arm Neon per ciascun processore;
- 32 KB di cache istruzioni L1 con parità, 32 KB di cache dati L1 con codice di correzione errore (ECC);
- cache L2 condivisa da 1 MB KB con ECC;
- 256 KB di RAM su chip;
- l’unità di gestione della memoria di sistema consente un modello di memoria unificato e estende la virtualizzazione hardware alle periferiche implementate nel tessuto FPGA;
- L’unità di coerenza cache fornisce coerenza unidirezionale (I/O) che consente a un master CCU di visualizzare la memoria coerente delle CPU ARM Cortex-A53 MPCore
- accesso diretto alla memoria (DMA) a 8 canali;
- 3X 10/100/1000 EMAC con DMA integrato;
- 2 USB OTG con DMA integrato;
- 2 UART compatibili 16550;
- Controller di interfaccia periferica seriale (SPI)
- 5x I2C
- 1 eMMC 4.5 con supporto DMA e CE-ATA controller SD/SDIO/MMC
- 1 controller flash NAND con supporto ONFI 1.0 o successivo a 8 e 16 bit
- massimo 48 GPIO programmabili tramite software;
- 4 temporizzatori per uso generico, 4 temporizzatori di supervisione;
- Il system manager contiene registri di stato e controllo mappati di memoria e logica per controllare le funzioni a livello di sistema e altri moduli HPS
- Il gestore del reset resetta i segnali in base alle richieste di reset provenienti da sorgenti nel tessuto HPS e FPGA e alla scrittura del software sui registri di controllo del reset del modulo.
- Il clock manager fornisce un controllo di clock programmabile tramite software per configurare tutti i clock generati nell’HPS
Diagramma a blocchi SoC FPGA:
Video
Kit di sviluppo
Altera Kit di sviluppo Stratix® 10
Ambienti di progettazione completi per valutare le capacità degli FPGA Stratix 10.
Altera Stratix® 10 GX Signal Integrity Development Kits
A complete design environment with all hardware and software needed to develop Stratix® 10 GX FPGAs.
Altera Stratix® 10 TX Signal Integrity Development Kits
Complete design environment with hardware and software for developing Stratix 10 TX FPGA designs.
Terasic Technologies Stratix® 10 Sensor Processing Kit
High-performance platform designed for real-time sensor data processing and transmission.
Software di progettazione
Altera Quartus® Prime Design Software
Multi-platform design environment for all phases of FPGA and CPLD design.
Altera FPGA AI Suite
Piattaforma di sviluppo progettata per semplificare la creazione di soluzioni di inferenza IA su FPGA.