SN65LVDS302ZXHR

Texas Instruments
595-SN65LVDS302ZXHR
SN65LVDS302ZXHR

Produttore:

Descrizione:
Serializzatori e deserializzatori - Serdes Programmable 27-bit display serial inter A 595-SN65LVDS302ZXH

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Prezzi (EUR)

Qtà Prezzo Unitario
Prezzo esteso
Nastro tagliato / MouseReel™
2,56 € 2,56 €
1,92 € 19,20 €
1,75 € 43,75 €
1,58 € 158,00 €
1,50 € 375,00 €
1,44 € 720,00 €
1,40 € 1.400,00 €
Nastrati completa (ordinare in multipli di 2500)
1,35 € 3.375,00 €
1,32 € 6.600,00 €
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Produttore Codice prodotto:
Imballaggio:
Tray
Disponibilità:
A magazzino
Prezzo:
3,04 €
Min:
1

Prodotto analogo

Texas Instruments SN65LVDS302ZXH
Texas Instruments
CI di interfaccia LVDS Programmable 27-bit display serial inter A 595-SN65LVDS302ZXHR

Attributo del prodotto Valore dell'attributo Seleziona attributo
Texas Instruments
Categoria prodotto: Serializzatori e deserializzatori - Serdes
RoHS::  
Deserializer
1.755 Gb/s
LVDS
CMOS
9 Input
27 Output
1.95 V
1.65 V
- 40 C
+ 85 C
SMD/SMT
NFBGA-80
Reel
Cut Tape
MouseReel
Marchio: Texas Instruments
Kit di sviluppo: SN65LVDS302 IBIS
Sensibili all’umidità: Yes
Corrente di alimentazione operativa: 100 nA
Tensione di alimentazione di lavoro: 1.8 V
Pd - Dissipazione di potenza: 64.7 mW
Prodotto: Deserializers
Tipo di prodotto: Serializers & Deserializers - Serdes
Serie: SN65LVDS302
Quantità colli di fabbrica: 2500
Sottocategoria: Interface ICs
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Attributi selezionati: 0

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CNHTS:
8542391090
USHTS:
8542390090
ECCN:
EAR99

Ricevitore di interfaccia seriale per display SN65LVDS302

Il ricevitore di interfaccia seriale per display programmabile a 27 bit SN65LVDS302 di Texas Instruments de-serializza i dati di ingresso seriali conformi a FlatLink™ 3G in 27 uscite di dati paralleli. Il ricevitore SN65LVDS302 di Texas Instruments contiene un registro a scorrimento per caricare i bit 30 dagli ingressi seriali 1 2, o 3. Dopo aver controllato il bit di parità, aggancia i 24 pixel e i tre bit di controllo alle uscite CMOS parallele. Se il controllo della parità conferma la parità corretta, l'uscita dell'errore di parità del canale (CPE) rimane bassa. Se viene rilevato un errore di parità, l'uscita CPE genera un impulso elevato mentre il bus di uscita dati ignora il pixel appena ricevuto. L'ultimo data word viene invece mantenuto sul bus di uscita per un altro ciclo di clock.