Analog Devices Inc. Convertitore da analogico a digitale (ADC) a 16 bit AD9652
Il convertitore da analogico a digitale (ADC) a 16 bit AD9652 di Analog Devices è un duplice ADC con velocità di campionamento fino a 310MSPS. È progettato per sostenere applicazioni di elaborazione di segnali ad alta velocità estremamente esigenti che richiedono un eccezionale intervallo dinamico su una vasta gamma di frequenze di ingresso (fino a 465 MHz). La sua eccezionale bassa soglia di rumore di −157.6dBFS e ampio intervallo dinamico esente da segnali spurii (SFDR) (generalmente superiore a 85dBFS) consentono di risolvere segnali di basso livello in presenza di grandi segnali. I nuclei ADC doppi dispongono di architettura pipeline e multistadio con logica di correzione dell'errore di uscita integrata. Un buffer on-chip ad alte prestazioni e un riferimento di tensione interno semplificano l'interfaccia ai circuiti di pilotaggio esterni preservando, nel contempo, l'eccezionale performance dell'ADC.Caratteristiche
- High dynamic range
- SNR = 75.0dBFS at 70MHz (AIN = −1dBFS)
- SFDR = 87dBc at 70MHz (AIN = −1dBFS)
- Noise spectral density (NSD) = −156.7dBFS/Hz input noise at −1dBFS at 70MHz
- NSD = −157.6dBFS/Hz for small signal at −7dBFS at 70MHz
- 90dB channel isolation/crosstalk
- On-chip dithering (improves small signal linearity)
- Excellent IF sampling performance
- SNR = 73.7dBFS at 170MHz (AIN = −1dBFS)
- SFDR = 85dBc at 170MHz (AIN = −1dBFS)
- Full power bandwidth of 465MHz
- On-chip 3.3V buffer
- Programmable input span of 2V p-p to 2.5V p-p (default)
- Differential clock input receiver with 1, 2, 4, and 8 integer inputs (clock divider input accepts up to 1.24GHz)
- Internal ADC clock duty cycle stabilizer
- SYNC input allows multichip synchronization
- Total power consumption: 2.16W
- 3.3V and 1.8V supply voltages
- DDR LVDS (ANSI-644 levels) outputs
- Serial port control
- Energy saving power-down modes
Applicazioni
- Military radar and communications
- Multimode digital receivers (3G or 4G)
- Test and instrumentation
- Smart antenna systems
Functional Block Diagram
Pubblicato: 2014-07-10
| Aggiornato: 2022-03-11
