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LMK5C33216ARGCR

Name: Texas Instruments LMK5C33216ARGCR
Brand: Texas Instruments
SKU: 595-LMK5C33216ARGCR
Price: 22.36 EUR
Availability: OutOfStock

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N. Mouser:

595-LMK5C33216ARGCR

N. produttore:

LMK5C33216ARGCR

Produttore:

Texas Instruments

Descrizione:

Sintetizzatore di clock/Jitter Cleaner Three DPLL three AP LL two-input and 16

Scheda dati:

LMK5C33216ARGCR Scheda dati

Modello ECAD:

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Attributo del prodotto	Valore dell'attributo	Seleziona attributo
Produttore:	Texas Instruments
Categoria prodotto:	Sintetizzatore di clock/Jitter Cleaner
Limitazioni per la spedizione:	Potrebbe essere necessaria della documentazione aggiuntiva per esportare questo prodotto dagli Stati Uniti.
RoHS::
Numero di uscite:	16 Output
Freq. uscita max:	1.25 GHz
Livello uscita:	CML, HSCL, LVCMOS, LVDS, LVPECL
Livello di ingresso:	Differential, Single-Ended
Package/involucro:	VQFN-64
Frequenza di ingresso massima:	200 MHz, 800 MHz
Tensione di alimentazione - Min.:	3.135 V
Tensione di alimentazione - Max.:	3.465 V
Temperatura di lavoro minima:	- 40 C
Temperatura di lavoro massima:	+ 105 C
Serie:	LMK5C33216A
Stile di montaggio:	SMD/SMT
Marchio:	Texas Instruments
Sensibili all’umidità:	Yes
Corrente di alimentazione operativa:	950 mA, 1.09 A, 1.205 A
Prodotto:	Synchronizers / Jitter Cleaners
Tipo di prodotto:	Clock Synthesizers / Jitter Cleaners
Quantità colli di fabbrica:	2500
Sottocategoria:	Clock & Timer ICs
Tipo:	High-Performance Network Synchronizer and Jitter Cleaner

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USHTS:: 8542390090
MXHTS:: 8542399999
ECCN:: 3A001.A.2.A

Sincronizzatore di rete ad alte prestazioni LMK5C33216A

Il sincronizzatore di rete ad alte prestazioni LMK5C33216A di Texas Instruments include un pulitore di jitter progettato per soddisfare i severi requisiti delle comunicazioni wireless e delle applicazioni infrastrutturali. Il sincronizzatore di rete integra tre DPLL per fornire jitter senza interruzioni e attenuazione della commutazione con larghezza di banda del loop programmabile e senza filtri del loop esterni. Questa caratteristica massimizza la flessibilità e la facilità d'uso del dispositivo. Ogni fase DPLL blocca un APLL accoppiato a un ingresso di riferimento.